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HW／Verilog/Memory Controller w. FPGA

6. Project Description 3: FPGA's PHY 5 Leveling

이번 글에서는 DRAM의 Sampling과 Leveling에 대해서 정리한다. 먼저 DRAM의 Sampling은 CK와 DQS간의 정렬을 말한다.앞선 글들에서 말한 것 처럼 CK와 DQS의 Path를 고려하면, DQS 신호의 전달 주체가DRAM/HOST 두가지가 될 수 있고, CK와 DQS의 물리적인 거리가 달라, 신호를 capture할때두 신호의 위상이 달라질 수 있다. DDR3의 경우 CK와 DQS가 동기이므로, 위상을 맞추기 위해 Sampling을 DDR의 HOST, PHY단에서 진행하게 된다. 이를 해결하고자 하는 방법이 Sampling이다. 위상은 결국 단일 주기 내에서 지연을 해결하는것으로,주기를 맞추기 위해 지연을 추가적으로 주어 한 주기를 밀어버리는 방식으로 해결한다.이러한 delay는 당..

2026. 2. 18. 15:11
HW／Verilog/Memory Controller w. FPGA

5. Project Description 3: FPGA's PHY 4 - Calibration in DRAM

(이번 글은 구리다...손필기 하면서 Calibration, Training, Leveling을 다시 정리해야겠다.)Calibration은 DDR 인터페이스에서 아날로그 기준을 맞추는 과정이다. 이는 데이터 샘플링 위치를 찾는 과정이 아니라, DRAM과 컨트롤러가 동일한 전기적 조건에서 동작하도록 기준을 정렬하는 단계다. JEDEC 표준에서는 calibration이라는 용어를 포괄적으로 정의하지는 않지만, 다음과 같은 항목들을 통해 그 필요성과 동작을 규정한다. 대표적으로 JEDEC DDR3 표준에는 ZQ calibration이 명시적으로 정의되어 있다. ZQCL/ZQCS 명령을 통해 DRAM 내부의 출력 드라이버 임피던스와 ODT(on-die termination)가 기준 저항(ZQ pin)에 맞..

2026. 2. 15. 18:31
HW／Verilog/Memory Controller w. FPGA

4. Project Description 3: FPGA's PHY 3

이전 글에서 Clock을 분석했고, 이젠 실제 데이터들이 오고갈 DQ, DQS들에 대해 예제 프로젝트를 분석해 보았다.이 DQ, DQS에 대해서 알기 위해서는 JEDEC 표준상으로 읽고 쓰기가 어떻게 이뤄져야 하는지를 알고 보아야 예제 프로젝트를 분석할 수 있었다. 따라서 이 글에서는 앞서 DDR3를 기준으로 JEDEC 표준상 동작이어떻게 이루어져야 하는지를 보았는데, 마이크론사의 시트에는 JEDEC의 표준 문서와많이 겹쳐 있어 두 문서간 비교하며 정리해 보았다.더보기JEDEC 표준 문서는 DDR3 SDRAM Standard JESD79-3F를 보고 정리했다. 해당 문서를 보면 기본적으로 DDR의 sheet의 내용과 토씨하나 안틀리고 겹치는 내용이 많았다.당연하게도 표준을 따라야 하기 때문이지만, 이렇게..

2026. 2. 15. 18:10
HW／Verilog/Memory Controller w. FPGA

4. Project Description 3: FPGA's PHY 2 - Clocks

이전 글을 통해 다양하게 결정되어야 하는 요소들이 많다는 것을 알게 되었고,무에서 유를 만드는건 너무나도 힘들어 보였다. 따라서 Xilinx에서 제공해 주는 예시 프로젝트를 통해 각 요소들을 어떻게 제어하는지를 파악한 후에설계를 진행하는 과정을 진행하기로 했다. MIG는 신이다... 먼저 MIG를 통해 생성된 파일들을 보면 아래와 같다.지금 중점적으로 보아야 하는것은 DDR로 향하는 각 signal들의 연결관계이다.따라서 각 포트에 할당될 signal들을 top-down으로 추적하는 과정으로 분석하였고,schematic을 통해 외부로 연결되는 port들을 찾고, 각각이 어떻게 결정되는지를 찾았다.이 글에서는 먼저 PHY를 위한 clock들에 대해 정리했다. 1. DDR3_CLK0_P/ DDR3_CLK0..

2026. 2. 14. 18:03
HW／Verilog/Memory Controller w. FPGA

3. Project Description 3: FPGA's PHY 1

이전 포스팅에 이어서 DDR의 CL같은 Programable 한 요소들을 결정하는 과정을 먼저 진행했다.주요 아날로그 신호들은 보드에 실장되면서 결정되므로 Arty A7 홈페이지를 통해 설정 스펙을 확인해야 한다. 위 설명에도 FPGA의 설계에 PHY의 설계가 포함되어야 한다는 내용이 있다.일단은 해당 설정들이 어떤 것을 의미하는지를 정리하고이 DDR의 Timing parameter에서 어떤 것에 해당하는지를 찾았다. 먼저 보드에 장착된 DRAM은 Low-volage, DDR3, SDRAM이며speed grade는 -125, Data Rate는 1600 MT/s 이다.따라서 Clock period에 올바른 값을 주기 위해서는 다시 DDR의 sheet로 돌아와야 한다. sheet의 AC Operation ..

2026. 2. 13. 15:58
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2. Project Description 2: Timing Parameters in DDR3

이 글에서는 DDR3의 Timing Parameter를 보고 각각의 의미를 파악한 뒤JEDEC Standard와의 비교를 진행할 것이다.(1) DDR3L's Timing Parameters in MT41K128M16-125먼저 사용할 메모리의 Datasheet를 통해 주요 timing parameter들을 확인하면 아래와 같다.각각의 Timing Parameter의 의미를 sheet상에서 확인하면 아래와 같다.(윗첨자 t는 timing parameter임을 나타내는 JEDEC의 convention이다.) RCD: ACTIVATE to internal READ or WRITE delayRP: PRECHARGE command periodCL: Programmable CAS (READ) latency (CL)..

2026. 2. 9. 19:49